Garantie & Konformität

Designsicherheit

Der SPEED7-Prozessor garantiert höchste Designsicherheit, da über den gesamten Entwicklungszeitraum über 20.000 Testprozeduren durchgeführt wurden. Bereits Oktober 2002 wurden die ersten verfügbaren Prototypen in der gesamten Entwicklungsphase an mehr als 130 realen STEP^®7 von Siemens Kundenapplikationen getestet (Stand August 2003).

Intensive RTL- und Gate-Level-Simulationen wurden durchgeführt, um mögliche Fehlerquellen bereits im Ansatz zu eliminieren und die Funktionssicherheit des Chips zu garantieren. Auch der kontinuierliche Aufwand der In-System-Tests mittels FPGA- Prototypen hat dazu beigetragen, den SPEED7-Prozessor auf die höchstmögliche Zuverlässigkeit zu trimmen.

Für unvorhersehbare Inkompatibilitäten ist eine sog. LEC Unit (Late Error Correction Unit) integriert. Diese kann unter anderem unbekannte OP-Codes deaktivieren und deren Bearbeitung an den Host-Prozessor abgeben.

Abbildung:
Speicherblock für Timer auf dem Speed7-Chip. Der Speicher wird umschlossen von mehreren Versorgungsspannungsringen. Im Block links das eigentliche Speicherzellen-Array, mitte-rechts die Kontrolllogik, rechts oben und unten die Schreib-/Leseverstärker. Diese Timereinheit verfügt über hoch- auflösende Sondertimer mit 0,001ms Auflösung.